输入时钟频率100mhz,输出为10mhz,要求占空比6:4，verilog

输入时钟频率100mhz,输出为10mhz,要求占空比6:4，verilog

module div(clk,rst,clk10);
input clk,rst;
output clk10;
reg clk10_r;
reg [2:0] cnt;

always @(posedge clk or negedge rst)
if(!rst)
cnt<=3'd0;
else if(cnt==3'd4)
cnt<=3'd0;
else cnt<=cnt+1'b1;

always @(posedge clk or negedge rst)
if(!rst)
clk10_r<=1'b0;
else if(cnt==3'd4)
clk10_r<=!clk10_r;

assign clk10=clk10_r;
endmodule
至于你说的占空比，输出时钟是不能体现占空比的，时钟就是时钟。占空比的话，你可以再设一个使能信号，也是分频思想。

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