急救 用verilog HDL语言设计一个m序列的生成程序

急救 用verilog HDL语言设计一个m序列的生成程序

不好意思，放假玩了几天。。。。给忘记了快。。。你要的估计是8个移位寄存器做的M序列。8位的话有一个本源多项式的概念，你自己补充一下知识。8位的有16个
1
x8+x4+x3+x2+1

2
x8+x5+x3+x+1

3
x8+x5+x3+x2+1

4
x8+x6+x3+x2+1

5
x8+x6+x4+x3+x2+x+1

6
x8+x6+x5+x+1

7
x8+x6+x5+x2+1

8
x8+x6+x5+x3+1

9
x8+x6+x5+x4+1

10
x8+x7+x2+x+1

11
x8+x7+x3+x2+1

12
x8+x7+x5+x3+1

13
x8+x7+x6+x+1

14
x8+x7+x6+x3+x2+x+1

15
x8+x7+x6+x5+x2+x+1

16
x8+x7+x6+x5+x4+x2+1
我们取第一个用来做反馈。
module a8bit_M(i_clk,i_rst_N,o_out);
input i_clk,i_rst_N;
output o_out;
reg[7:0] reg_buf;

wire x = reg_buf[7]^reg_buf[3]^reg_buf[2]^reg_buf[1];//反馈系数注意。有16种写法。
o_out = reg_buf[7];
always@ (posedge i_clk,posedge i_rst_N)
begin
if(~i_rst_N)
reg_buf[7:0] <= 8'b10000000;//initial data
else
reg_buf[8:0] <= {reg_buf[7:0],x};
end
endmodule
测试tb
`include "a8bit_M.v"
module a8bit_M_tb;
reg clk,rst;
wire out;
always #50 clk = ~clk;

initial
begin
clk = 0;
rst = 0;
#100 rst = 1;
end
a8bit_M u1(.i_clk(clk),.i_rst_N(rst),.o_out(out));
endmodule

我是在modelsim10.1a下测试的没问题。你自己试试吧

你算选对人
我们是这方面的专家

我可以帮你

不过你还要跟我沟通清楚才行

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