如何在verilog里, 求几个值 的min最小值, 如例
答案:1 悬赏:50
解决时间 2021-01-12 19:29
- 提问者网友：沦陷
- 2021-01-11 23:47
如何在verilog里, 求几个值 的min最小值, 如例
最佳答案
- 二级知识专家网友：一秋
- 2021-01-12 00:58
代码如下：
module comp(
input a,
input b,
input c,
output reg g
);
reg ff;
always @(*)begin
if(a
else
ff=b;
end
always @(*)begin
if(ff
else
g=c;
end
endmodule
module comp(
input a,
input b,
input c,
output reg g
);
reg ff;
always @(*)begin
if(a
else
ff=b;
end
always @(*)begin
if(ff
else
g=c;
end
endmodule
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