verilog 如何处理需要在两个always 中赋值的变量？

verilog 如何处理需要在两个always 中赋值的变量？

一旦遇到这个问题。verilog中的解决方法是两个变一个。一个always块只对一个变量赋值。最后将其用组合逻辑将其变为一个信号。
举例：always @ (posedge clk or negedge rst)if (!rst)cnt1 <= #1 3'd0;
else if (cnt==4)
cnt1 <= #1 3'd0;elsecnt <= #1 cnt+1;
always @ (negedge clk or negedge rst)if (!rst)cnt2 <= #1 4'd0;
else if (cnt==5)
cnt2 <= #1 4'd0;elsecnt2 <= #1 cnt2 +1;
always @ (cnt1 or cnt2 )
if (cnt1==2)
ckout = 1'b1;
else if (cnt2==4)
ckout = 1'b0;elseckout = 1'b1; // logic part to combine the two cnt to one output
你看到了。前两个是定义了两个不同沿触发的时序电路就是计数器。最后一个组合逻辑来将两个做成一个使能信号。
这个做法可以做出不同沿触发的时序使能信号。但是这么做出的一个信号强烈建议不作为高质量时钟输出。由于编写程序风格。所以做为时钟可能延迟以及抖动都不能作为高质量时钟的设计。7

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