vhdl中portmap怎么用

vhdl中portmap怎么用

portmap是管脚映射，是在顶层程序的元件例化的时候用的，例如：
component press is ------------------------------这个是你要例化的元件名
port(input : in std_logic;
output :out std_logic);
end component;

signal right_flag: std_logic; -------当你portmap用到的信号程序里没有定义时，需要自己定义

key_right:press----这就是你问的PORTMAP了，这个里边的right相当于上边的input，rifht_flag
port map(right,right_flag); ---相当于上边的output，这样你上边的原件就可以放在整个-------------------------------------------------程序之中使用啦~有不明白的继续问我

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