用verilog语言设计一个十分频器，我需要程序。。。谢谢
答案:1 悬赏:40
解决时间 2021-01-18 13:44
- 提问者网友：做自己de王妃
- 2021-01-17 16:05
用verilog语言设计一个十分频器，我需要程序。。。谢谢
最佳答案
- 二级知识专家网友：老鼠爱大米
- 2021-01-17 17:42
module 10clk(
input clk,
output 10clk
);
reg[2:0] count;
reg 10clk;
always@(posedge clk)
if(count<3'b110)
count<=count+1;
else
count<=3'b000;
end
endmodule
没检查，大概就这么个思路，自己跑一下看看吧追问你好，再次麻烦你一下。用verilog语言设计一个24进制的计数器，十位和个位分别用8421BCD码表示。设计时要考虑级联，同时计数器具有异步复位信号，复位信号高电平有效。 麻烦您帮我接待一下谢谢
input clk,
output 10clk
);
reg[2:0] count;
reg 10clk;
always@(posedge clk)
if(count<3'b110)
count<=count+1;
else
count<=3'b000;
end
endmodule
没检查，大概就这么个思路，自己跑一下看看吧追问你好，再次麻烦你一下。用verilog语言设计一个24进制的计数器，十位和个位分别用8421BCD码表示。设计时要考虑级联，同时计数器具有异步复位信号，复位信号高电平有效。 麻烦您帮我接待一下谢谢
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