vhdl中怎么元件例化？
答案:1 悬赏:10
解决时间 2021-01-14 15:22
- 提问者网友：沦陷
- 2021-01-14 05:26
vhdl中怎么元件例化？
最佳答案
- 二级知识专家网友：等灯
- 2021-01-14 06:47
首先在结构体中声明元件:
COMPONENT <元件名>
GENERIC(类属参数说明)；
PORT(端口参数列表)；
END COMPONENT;
[<标号>:] <元件名> [GENERIC MAP(参数映射);]
PORT MAP(端口映射)；
例如：
COMPONENT and_gate
GENERIC (delay : time);
PORT(a , b : in std_logic;
c : out std_logic);
END COMPONENT;
U1: and_gate GENERIC MAP (10ns);
PORT MAP(in1=>a,in2=>b,out=>c);
COMPONENT <元件名>
GENERIC(类属参数说明)；
PORT(端口参数列表)；
END COMPONENT;
[<标号>:] <元件名> [GENERIC MAP(参数映射);]
PORT MAP(端口映射)；
例如：
COMPONENT and_gate
GENERIC (delay : time);
PORT(a , b : in std_logic;
c : out std_logic);
END COMPONENT;
U1: and_gate GENERIC MAP (10ns);
PORT MAP(in1=>a,in2=>b,out=>c);
我要举报
如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
点此我要举报以上问答信息！
大家都在看
推荐信息