verilog行为仿真时钟激励显示总是z

verilog行为仿真时钟激励显示总是z

把时钟激励改成 always@ #100CLK = ~CLK；你完全是C语言的思路啊。
追问：创造时钟激励的写法确实有问题。。然后我改了。。仿真结果依然是z，不止这个程序，我按书上的例程照抄然后进行仿真CLK信号也是z。。我写的时钟激励信号根本输不进去

reg CLK = 0; 改成 reg CLK;
追问：改了之后还是z。。。
追答：你的div代码是不是也乱赋值了？
试试这个：
module div (CLK, CLK_out);
input CLK;
output CLK_out;
assign CLK_out = CLK;
endmodule
如果还不行，换编译器吧。
z(高阻)的形成的还有一个原因是内部定义是tri类型。其他都应该是 x（不确定） 态。
追问：请问tri类型是什么意思。。

initial内部就写信号的初始值，出现z的情况一般是没有初始值。后面测试的逻辑以及时钟的产生用always进程来写。这样就可以了。

如以上回答内容为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！

点此我要举报以上问答信息！