verilog中哪些语句是不可综合的
答案:1 悬赏:30
解决时间 2021-01-18 09:07
- 提问者网友：趣果有间
- 2021-01-17 23:00
verilog中哪些语句是不可综合的
最佳答案
- 二级知识专家网友：十年萤火照君眠
- 2021-01-18 00:01
可能要有一些硬件的概念在里面。
verilog的代码，最终要转换成硬件的。
写代码时，要想一想，综合器该如何把这个代码转成硬件，能想通的，就可以综合；想不通的，就不能综合。
不能综合的代码，主要用在仿真，验证。
如下代码就不能综合的：
begin
a<= 1'b1;
wait 10ns;
a<= 1'b0;
end
verilog的代码，最终要转换成硬件的。
写代码时，要想一想，综合器该如何把这个代码转成硬件，能想通的，就可以综合；想不通的，就不能综合。
不能综合的代码，主要用在仿真，验证。
如下代码就不能综合的：
begin
a<= 1'b1;
wait 10ns;
a<= 1'b0;
end
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