用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答?????
答案:1 悬赏:80
解决时间 2021-10-18 22:06
- 提问者网友：活着好累
- 2021-10-18 10:55
用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答?????
最佳答案
- 二级知识专家网友：白昼之月
- 2021-10-18 12:31
首先要看你的哪家的FPGA，XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成，DCM是全数字的，而PLL是模拟的。一般频率合成用数字的DCM来实现，因为非常灵活，Fout=Fin*M/D, M 和D可以在1到32之间任选。而PLL的应用更灵活，Fout=Fin*M/(D*O),其中M:1~64，D:1~52，O:1~128。
如果你用一个PLL或者DCM来输出两个不同频率的时钟，就涉及M、D、O几个参数的选取了，有可能170M的时钟已经限定了参数的选取范围，导致150M的时钟不能精确。具体还是看下你FPGA型号的数据手册。
如果你用一个PLL或者DCM来输出两个不同频率的时钟，就涉及M、D、O几个参数的选取了，有可能170M的时钟已经限定了参数的选取范围，导致150M的时钟不能精确。具体还是看下你FPGA型号的数据手册。
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