学习verilog HDL必须学习C语言吗？

网上说现在国内verilog用的多，可是必须要学C语言吗？如果必须要有这个基础，那是不是学习VHDL更直接更好啊

学习verilog HDL不需要必须学习C语言。但是最好还是学习C语言，verilog HDL和C语言是相互联系在一起的。
数字电路设计工程师一般都学习过编程语言、数字逻辑基础、各种EDA软件工具的使用。就编程语言而言，国内外大多数学校都以C语言为标准，只有少部分学校使用Pascal 和Fortran。算法的描述和验证常用C语言来做。
C语 言很灵活，查错功能强，还可以通过PLI（编程语言接口）编写自己的系统任务直接与硬件仿真器（如Verilog-XL）结合使用。C语言是目前世界上应 用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整。此外，C语言可应用于许多领域，有可靠的编译环境，语法完备，缺陷较少。

因为你没学过，所以提出这个问题。 不是必须学C的。 两种语言的差别还是很大的 硬件描述语言要简单的多

也不一定啊！只是VHDL的很多原则是基于C语言的。学了C语言再学VHDL的话相对容易一些。

流程控制语句格式相同，其他的很不一样。 直接看Verilog的教程即可。

verilog 和 c语言是完全不搭界的东西，充其量两者的语法形式有点相似而已，当然如果你学过C语言，那么对你学习verilog语法来讲是有好处的，但是也有坏处，比如你搞不清软件和硬件的区别。verilog VHDL都是硬件描述语言，他们描述的东西是最终都要被综合成硬件的。当然verilog的建模语句除外。那么你就要考虑你写的这个语句被综合成硬件会是什么东西，比如说你写一个case 语句和一个if else 语句虽然逻辑上是一样的，在c语言上执行的效率也可能是一样的，但是在综合成硬件以后会变成完全不同的电路。这个才是学习verilog的关键

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